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riscv_pipeline
riscv_pipeline Public这是WHU武汉大学2023-2024学年 计卓班 计算机组成与设计 RISC-V CPU 流水线设计,包括Modelsim仿真测试,vivado下FPGA(NEXYS A7)测试。
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trafficLight
trafficLight Public基于51单片机的智能交通灯设计,包括倒计时,红灯延长3s,矩阵键盘自定义时间设定,语音提示,红外遥控自定义时间,温度感应与风扇控制
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rtthread_nexys_riscv
rtthread_nexys_riscv PublicRT-Thread 5.1.0内核移植到 Nexys A7 FPGA开发板(RISC-V架构)上,在该系统上实现了Shell以及图像处理程序。该项目同样是武汉大学嵌入式系统实验。同时添加了RT-thread官方文档的测试用例,命令都可以通过终端调用。
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