Prova finale di Reti Logiche per l'anno accademico 2022-2023.
Docente: Palermo Gianluca
Valutazione: 26/30
L'obiettivo del progetto è quello di creare un modulo descritto in linguaggio VHDL che riceve una sequenza di bit in ingresso, decodifica la sequenza, recupera il dato dalla memoria e lo scrive su una delle quattro uscite disponibili.
La specifica completa è disponibile qui.
Le regole del progetto sono disponibili qui.
La documentazione per il progetto è disponibile qui.
| Descrizione | Strumento |
|---|---|
| Linguaggio | VHDL |
| Suite di sviluppo | Xilinx Vivado v.2016.4 |
Il progetto è distribuito sotto licenza GPL v2, si applicano le limitazioni descritte in tale licenza.